PDF ZL50022 Data sheet ( Hoja de datos )

Número de pieza	ZL50022
Descripción	Enhanced 4 K Digital Switch
Fabricantes	Zarlink Semiconductor
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No Preview Available ! www.DataSheet4U.com ZL50022 Enhanced 4 K Digital Switch with Stratum 4E DPLL Data Sheet Features • 4096 channel x 4096 channel non-blocking digital Time Division Multiplex (TDM) switch at 8.192 Mbps and 16.384 Mbps or using a combination of ports running at 2.048, 4.096, 8.192 and 16.384 Mbps • 32 serial TDM input, 32 serial TDM output streams • Integrated Digital Phase-Locked Loop (DPLL) exceeds Telcordia GR-1244-CORE Stratum 4E specifications • Output clocks have less than 1 ns of jitter (except for the 1.544 MHz output) • DPLL provides holdover, freerun and jitter attenuation features with four independent reference source inputs July 2005 Ordering Information ZL50022GAC 256 Ball PBGA ZL50022QCC 256 Lead LQFP -40°C to +85°C Trays Trays • Exceptional input clock cycle to cycle variation tolerance (20 ns for all rates) • Output streams can be configured as bi- directional for connection to backplanes • Per-stream input and output data rate conversion selection at 2.048 Mbps, 4.096 Mbps, 8.192 Mbps or 16.384 Mbps. Input and output data rates can differ STi[31:0] FPi CKi MODE_4M0 MODE_4M1 REF0 REF1 REF2 REF3 REF_FAIL0 REF_FAIL1 REF_FAIL2 REF_FAIL3 OSC_EN VDD_CORE VDD_IO VDD_COREA VDD_IOA VSS RESET ODE S/P Converter Data Memory P/S Converter Input Timing DPLL Connection Memory Output HiZ Control Output Timing OSC Internal Registers & Microprocessor Interface Test Port STio[31:0] STOHZ[15:0] FPo[3:0] CKo[5:0] FPo_OFF[2:0] Figure 1 - ZL50022 Functional Block Diagram Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912, France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08 1 Zarlink Semiconductor Inc. Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc. Copyright 2004-2005, Zarlink Semiconductor Inc. All Rights Reserved. 1 page ZL50022 Data Sheet Table of Contents 15.2 Maximum Time Interval Error (MTIE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 15.3 Phase Alignment Speed (Phase Slope) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 15.4 Reference Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 15.5 Single Period Reference Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 15.6 Multiple Period Reference Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 16.0 Microprocessor Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 17.0 Device Reset and Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 17.1 Power-up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 17.2 Device Initialization on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 17.3 Software Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 18.0 Pseudo-random Bit Generation and Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 19.0 PCM A-law/m-law Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 20.0 Quadrant Frame Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 21.0 JTAG Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 21.1 Test Access Port (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 21.2 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 21.3 Test Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 21.4 BSDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 22.0 Register Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 23.0 Detailed Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 24.0 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 24.1 Memory Address Mappings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 24.2 Connection Memory Low (CM_L) Bit Assignment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 24.3 Connection Memory High (CM_H) Bit Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 25.0 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 25.1 OSCi Master Clock Requirement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 25.1.1 External Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 25.1.2 External Clock Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 26.0 DC Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 27.0 AC Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 5 Zarlink Semiconductor Inc. 5 Page 1.0 Pinout Diagrams ZL50022 Data Sheet 1.1 BGA Pinout 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 A VSS STi29 STi28 STi27 STi25 STi26 STi24 B STi31 STi10 STi5 STi4 CKo2 STi0 CKo0 C STi30 STi9 VSS STi7 STi6 STi1 CKo1 D STi17 STi11 VDD_IO STi3 STi2 CKo4 REF3 E STi16 STi14 STi8 VDD_IO F STi19 STi15 STi12 STi13 G STi18 RESET IC_GND IC_ OPEN VSS VDD_IO TDo VDD_ CORE VDD_ CORE VDD_IO H STi21 VSS VSS VDD_ COREA CKo5 VSS REF_ FAIL3 VDD_ CORE VSS VSS J STi20 VDD_IOA VDD_IOA VSS VSS CKo3 VSS K STi22 VSS L STi23 VDD_ COREA M STio25 NC TMS TRST TDi VSS TCK D0 VDD_ COREA VDD_IO VSS VDD_IO VDD_ CORE VDD_ CORE VSS VDD_ CORE VDD_ CORE N STio24 NC VDD_IO STio0 STOHZ3 D1 D5 NC REF2 REF_ FAIL2 REF1 REF_ FAIL1 VSS VSS VSS VSS VSS VSS D6 D7 NC VDD_ COREA VSS REF_ FAIL0 REF0 VSS VSS STio22 STio23 STio21 STio20 NC NC VSS A FPi IC_ OPEN VSS NC VDD_ CORE CKi IC_ OPEN FPo_ OFF1 VDD_ CORE VDD_ CORE IC_ IC_ OPEN OPEN OSCi ODE STio19 B OSCo IC_GND VSS STio15 OSC_ EN STio13 VDD_IO STio14 STio18 C STio16 D VSS VDD_IO STio12 FPo2 STio17 E VDD_IO IC_ OPEN FPo3 FPo_ OFF2 STOHZ15 F VSS VDD_IO A12 A13 FPo1 FPo0 STOHZ14 G VSS VSS A7 A9 A10 FPo_ OFF0 A11 STOHZ12 H VSS VSS VSS D10 D11 VSS VSS VDD_ CORE VDD_ CORE D13 A3 A4 A5 A8 A6 STOHZ13 J VDD_IO IC_ OPEN A0 A2 A1 STOHZ11 K VDD_ CORE VDD_ CORE R/W _WR VDD_IO STio10 STio11 STio9 STOHZ10 L VSS DTA_ RDY MOT MODE_ _INTEL 4M0 STio8 STOHZ9 M STio4 VDD_IO STOHZ5 STOHZ8 N P STio26 NC VSS STio1 STio3 STOHZ1 D3 D8 D14 IRQ STio5 STOHZ4 STOHZ6 VSS STOHZ7 NC P R STio27 NC STOHZ0 STio2 STOHZ2 D2 D4 D9 D12 D15 CS DS_RD MODE_ 4M1 STio6 STio7 NC R T VSS STio28 STio29 STio31 STio30 NC NC NC NC NC NC NC NC NC NC VSS T 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Note: A1 corner identified by metallized marking. Note: Pinout is shown as viewed through top of package. Figure 2 - ZL50022 256-Ball 17 mm x 17 mm PBGA (as viewed through top of package) 11 Zarlink Semiconductor Inc. 11 Page

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Hoja de datos destacado

Número de pieza	Descripción	Fabricantes
ZL50020	Enhanced 2 K Digital Switch	Zarlink Semiconductor
ZL50021	Enhanced 4 K Digital Switch	Zarlink Semiconductor
ZL50022	Enhanced 4 K Digital Switch	Zarlink Semiconductor
ZL50023	Enhanced 4 K Digital Switch	Zarlink Semiconductor

Número de pieza	Descripción	Fabricantes
SLA6805M	High Voltage 3 phase Motor Driver IC.	Sanken
SDC1742	12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.	Analog Devices

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