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PDF SDA6000 Data sheet ( Hoja de datos )

Número de pieza SDA6000
Descripción Teletext Decoder with Embedded 16 Bit Controller
Fabricantes Micronas　
Logotipo Micronas Logotipo



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Preliminary Data Sheet
SDA 6000
Teletext Decoder
with Embedded
16-bit Controller
M2
Edition March 1, 2001
6251-557-1PD

1 page




SDA6000 pdf
SDA 6000
PRELIMINARY DATA SHEET
Version 2.1
6.1
6.1.1
6.1.2
6.1.3
6.2
6.3
6.4
6.5
6.6
6.7
6.8
6.9
6.9.1
6.9.2
6.10
7
7.1
7.1.1
7.1.1.1
7.1.2
7.1.2.1
7.1.2.2
7.1.2.3
7.1.3
7.1.4
7.2
7.2.1
7.2.2
7.3
7.3.1
7.3.1.1
7.3.1.2
7.3.1.3
7.3.2
7.3.2.1
7.3.2.2
7.3.2.3
7.3.3
7.3.3.1
7.3.3.2
7.3.4
7.3.4.1
System Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 3
Behavior of I/Os during Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 5
Reset Values for the Controller Core Registers . . . . . . . . . . . . . . . . . 6 - 5
The Internal RAM after Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 5
System Start-up Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 5
Register Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 8
Power Reduction Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 12
Dedicated Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 15
XBUS Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 17
Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 17
Bootstrap Loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 21
Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 23
System Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 23
CPU Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 26
Parallel Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 27
Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 3
General Purpose Timer Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 3
Functional Description of Timer Block 1 . . . . . . . . . . . . . . . . . . . . . . 7 - 3
Timer Concatenation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 14
Functional Description of Timer Block 2 . . . . . . . . . . . . . . . . . . . . . 7 - 19
Core Timer T6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 20
Auxiliary Timer T5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 21
Timer Concatenation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 22
GPT Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 26
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 37
Real-time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 39
General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 39
Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 41
Asynchronous/Synchronous Serial Interface . . . . . . . . . . . . . . . . . . . . 7 - 46
Asynchronous Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 49
Asynchronous Data Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 51
Asynchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 53
Asynchronous Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 54
Synchronous Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 56
Synchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 57
Synchronous Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 58
Synchronous Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 58
Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 59
Baud Rates in Asynchronous Mode . . . . . . . . . . . . . . . . . . . . . . 7 - 60
Baud Rates in Synchronous Mode . . . . . . . . . . . . . . . . . . . . . . . 7 - 63
Autobaud Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 63
Serial Frames for Autobaud Detection . . . . . . . . . . . . . . . . . . . . . 7 - 64
A-4 Micronas

5 Page





SDA6000 arduino
SDA 6000
PRELIMINARY DATA SHEET
Version 2.1
Figure 10-2 Behavior of Blank Pin for Consecutive Frames
in ‘Meshed’ Regions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 5
Figure 10-3 Priority of Layers in Overlapped Layer Mode. . . . . . . . . . . . . . . . . 10 - 6
Figure 10-4 Priority of Layers in Embedded Layer Mode . . . . . . . . . . . . . . . . . 10 - 9
Figure 10-5 Format of 1-bitplane Bitmap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 12
Figure 10-6 Format of 2-bitplane Bitmap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 12
Figure 10-7 Format of 4-bitplane Bitmap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 12
Figure 10-8 Format of 8-bitplane Bitmap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 13
Figure 10-9 Overview on SRU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 13
Figure 10-10 2-bit Pixel Format for Use in Frame Buffer . . . . . . . . . . . . . . . . . 10 - 14
Figure 10-11 8-bit Pixel Format for Use in Frame Buffer . . . . . . . . . . . . . . . . . 10 - 14
Figure 10-12 16-bit Pixel Format (4:4:4:2/TTX) for Use in Frame Buffer . . . . . 10 - 15
Figure 10-13 Internally Generated Flash Signals in Different Flash Phases. . . 10 - 16
Figure 10-14 16-bit Pixel Format (5:6:5) for Use in Frame Buffer . . . . . . . . . . . 10 - 16
Figure 10-15 Overview of GA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 17
Figure 10-16 Use of Register Settings to Specify Source Area . . . . . . . . . . . . 10 - 22
Figure 10-17 Use of Register Settings to Specify Destination
and Clipping Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 25
Figure 10-18 Result for a Non-italic Transferred Memory Area
in Frame Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 25
Figure 10-19 Result for a Italic Transferred Memory Area in Frame Buffer . . . 10 - 26
Figure 10-20 Result for an Italic Transferred Memory Area
at D/A Converter Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 26
Figure 10-21 Organization of GAIs in the External SDRAM . . . . . . . . . . . . . . . 10 - 30
Figure 10-22 GAI Instruction Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 - 31
Figure 12-1 Block Diagram of Digital Slicer and Acquisition Interface . . . . . . . 12 - 4
Figure 12-2 VBI Buffer: General Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 - 9
Figure 14-1 H/V - Sync-Timing (Sync-master mode) . . . . . . . . . . . . . . . . . . . 14 - 10
Figure 14-2 VCS -Timing (Sync-master mode) . . . . . . . . . . . . . . . . . . . . . . . . 14 - 10
B-3 Micronas

11 Page







PáginasTotal 30 Páginas
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Hoja de datos destacado

Número de piezaDescripciónFabricantes
SDA6000Teletext Decoder with Embedded 16 Bit ControllerMicronas
Micronas
SDA6001Teletext DecoderMicronas Semiconductor
Micronas Semiconductor

Número de piezaDescripciónFabricantes
SLA6805M

High Voltage 3 phase Motor Driver IC.

 Sanken
Sanken
SDC1742

12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.

 Analog Devices
Analog Devices


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